数字电子技术基础

一、门电路

1.1 CMOS门电路

CMOS：Complementary Metal Oxide Semiconductor。

1.1.1 MOS管

四个电极：衬底B（Bulk）、源极S（Source）、漏极D（Drain）、栅极G（Gate）。

N沟道增强型MOS管

沟道为N型，衬底为P型，S和D分别与沟道相连，G与衬底之间被二氧化硅绝缘层隔开。
当D和S之间加正电压\(v_{DS}\)，G和S之间的电压\(V_{GS}=0\)时，DS间不导通。
当D和S之间加正电压\(v_{DS}\)，G和S之间的电压\(V_{GS}\)大于开启电压\(V_{GS(th)}\)时，由于G与衬底间电场的吸引，衬底中的电子聚集到G下面，形成导电沟道（N型的反型层），使得DS间导通。
随着\(v_{GS}\)的升高，纵向电场增大，导电沟道的截面积增大，电流\(i_D\)增大；横向电场增大到一定程度会出现夹断，\(i_D\)恒流。
衬底通常与S相连或接到系统最低电位。

P沟道增强型MOS管

沟道为P型，衬底为N型，其余同上。
D和S之间加负电压：\(V_{GS}=0\)时，不导通；\(V_{GS}\)的负电压大于开启电压\(V_{GS(th)}\)（为负）时，形成P型的导电沟道，导通。
衬底接到S或系统最高电位。

N沟道耗尽型MOS管

与增强型不同的是，栅极下面的二氧化硅绝缘层中掺入了正离子，\(V_{GS}=0\)时已经有导电沟道存在了，\(V_{GS}\)小于一个负电压值时导电沟道才消失。

P沟道耗尽型MOS管

同理，\(V_{GS}=0\)时已经有导电沟道存在了，\(V_{GS}\)大于一个正电压值时导电沟道才消失。

4种MOS管的比较

1.1.2 CMOS反相器

\(v_I=0\)时，\(V_{GS2}<V_{GS2(th)}\)，\(T_2\)不导通，\(T_1\)导通，\(v_O\)输出高电平；
\(v_I=V_{DD}\)时，\(V_{GS1}<|V_{GS1(th)}|\)，\(T_2\)导通，\(T_1\)不导通，\(v_O\)输出低电平。

电压和电流传输特性

工作于AB段时，\(T_2\)截止，\(v_O\approx V_{DD}\)，电流极小；
工作于CD段时，\(T_1\)截止，\(v_O\approx0\)，电流极小；
工作于BC段时，\(T_1\)和\(T_2\)都导通，存在电流。

输入端噪声容限

如上图：输入为高电平时，噪声容限为\(V_{NH}\)；输入为低电平时，噪声容限为\(V_{NL}\)。因此CMOS反相器能接受低质量的01，并输出高质量的01。

如上图，\(V_{DD}\)越大，噪声容限越大。

1.1.3 CMOS反相器的动态特性

传输延迟时间

MOS管的电极之间、电极与衬底之间都存在电容，电容充放电会产生延迟。电容越大，延迟越高；\(V_{DD}\)越大，导通电阻越低，延迟越低。

动态功耗

导通功耗：两个MOS管在短时间内同时导通所消耗的功耗。（\(C_{PD}\)为功耗电容，由厂家给出）

\[ P_T=C_{PD}fV_{DD}^2 \]
负载功耗：对负载充放电所消耗的功耗。

\[ P_C=C_LfV_{DD}^2 \]

1.1.4 CMOS与非门、或非门

N-MOS管必定负责下拉部分，P-MOS管必定负责上拉部分。

如下图：AB都为1时下拉，其余情况上拉，满足互补。
如下图：AB有一个为1时下拉，其余情况上拉，也满足互补。

CMOS与非门

CMOS或非门

带缓冲级的CMOS门电路

比如上面的与非门，输出高电平时可能是一个P-MOS管导通，也可能是两个，这样内阻就不同，导致输出的电平质量不高。因此在输入之前、输出之后都加上反相器，利用反相器的容限，提高输入输出质量。这样之后，与非就变成了或非，或非变成了与非，这才是实际生产中使用的门电路。

1.1.5 其他CMOS门电路

传输门

\(C\)和\(C'\)是一对互补的信号。由于MOS管的源极和漏极是完全对称的，可以互易使用，因此这里的栅极画到了中间，由此也可知传输门是双向器件，输入输出端可以互易。不妨设左边是输入（\(v_I\)），右边是输出（\(v_O\)），输入的范围为\(0\sim V_{DD}\)。

当\(C\)为低电平（\(0\)），\(C'\)为高电平（\(V_{DD}\)）时，\(V_{GS1}<0\)，\(V_{GS2}>0\)，\(T_1\)和\(T_2\)都截止，输出高阻态；
当\(C\)为高电平，\(C'\)为低电平时，总有\(V_{GS1}>V_{GS1(th)}\)或\(V_{GS2}<V_{GS2(th)}\)，\(T_1\)和\(T_2\)至少有一个导通。（总结为\(C=1\)则通）

下图是异或门的例子：

三态门

\(EN'=0\)时，输出由\(A\)决定；\(EN'=1\)时，\(T_1\)和\(T_2\)都截止，输出高阻态。

1.2 TTL门电路

TTL：Transistor-Transistor Logic，三极管-三极管逻辑。

1.2.1 双极性三极管

三个电极

基极（base）：控制，非常薄且掺杂低；
发射极（emitter）：发射载流子，掺杂浓度最高；
集电极（collector）：收集载流子，掺杂低且面积大。

下图简化表示中，带箭头的就是发射极，箭头方向即为导通方向（从P到N）。

内部载流子的运动

正向偏置（正偏）：PN节正向导通。反向偏置（反偏）：PN节反向截止。

NPN型三极管处于放大状态时：b和e之间加正电压时，发射结正偏，发射极的电子向基极运动。由于发射极的电子浓度很高，而基极的空穴浓度很低，因此只有极少的电子与空穴结合（这部分电子又会流回基极），绝大多数电子会继续往集电极扩散。而集电结是反偏的，扩散出去的电子又正好被集电极收集。

三种工作状态

上图是三极管的输入和输出特性曲线。输入特性曲线就是发射结这个二极管的特性曲线。下面来看输出特性曲线，即\(v_{CE}\)与\(i_C\)的关系：

截止区：即\(i_B=0\)的特性曲线下的区域。此时发射结反偏（集电结也反偏），处于截止状态，只有极小的反向穿透电流（小于\(1\mu A\)），\(i_C\approx0\)。
放大区：发射结正偏，集电结反偏。物理上的解释在上一段说过了，此时\(v_{CE}\)比较大，集电极收集电子的能力很富裕，所以\(i_B\)增加，集电极收集的电子也会更多，\(i_C\)随\(i_B\)成正比地变化，\(\Delta i_C=\beta\Delta i_B\)。
饱和区：发射结和集电结都正偏。此时\(v_{CE}\)已经小于\(v_{BE}\)了，集电极收集不完那么多电子而趋于饱和，结果是\(i_C\)不随\(i_B\)变化。为什么基极的电势高于集电极但\(i_C\)的方向还是不变？因为两个结都正偏，即PN结中的内电场被平衡了，相当于c和e之间的开关连通了（压降\(0.2V\)以下），所以\(i_C\)仅取决于\(V_{CC}\)和\(R_c\)。

输出特性曲线的图从右往左看会更符合时间一些，随着\(v_{BE}\)的增大，\(i_C\)会增大，\(R_c\)分压变多导致\(v_{CE}\)减小，所以从右往左先是放大，再是饱和。

1.2.2 TTL反相器

上图是TTL反相器的典型电路。设\(V_{CC}=5V\)，PN结开启电压为\(0.7V\)，三极管ce端饱和压降为\(0.1V\)。反相器的电压传输特性如下图所示。

AB段（\(V_I<0.6V\)）：此时\(T_1\)工作在饱和区，\(T_1\)的集电极电压小于\(0.7V\)，因此后面的\(T_2\)和\(T_5\)都截止。\(T_4\)导通，输出高电平，典型值为\(V_{OH}=5-V_{R2}-0.7-0.7=3.4V\)。
BC段（\(0.6V<V_I<1.3V\)）：\(T_1\)仍工作在饱和区且集电极电压大于\(0.7V\)，\(T_2\)导通且工作在放大区，\(T_5\)截止，\(T_4\)导通。随着\(V_I\)的增大，\(T_2\)集电极电流增大，\(R_2\)压降增大，\(T_4\)基极电压减小，\(V_O\)减小。
CD段（\(V_I\approx1.4V\)）：\(T_2\)和\(T_5\)都导通（都工作在放大区），\(T_4\)截止，\(V_O\)迅速减小。
DE段：\(V_I\)继续增加，\(V_O\)不变。此时\(T_1\)倒置了，发射极电压高于集电极，看成两个二极管，对集电极输出没有影响了。\(T_2\)和\(T_5\)工作在饱和区。

再解释几点：

中间那集叫倒相级是因为\(T_2\)的集电极和发射极的电压信号变化方向相反。
输出级的特点是\(T_4\)和\(T_5\)总是一个导通一个截止。
二极管\(D_2\)的作用是保证\(T_5\)导通时\(T_4\)可靠地截止，因为\(T_5\)导通时\(T_4\)基极电压约\(0.7+0.1=0.8V\)，如果不加\(D_2\)则\(T_4\)可能导通。
二极管\(D_1\)的作用是在输入电压为负时，防止电流过大起保护作用。

二、组合逻辑电路

2.1 常用组合逻辑模块

2.1.1 编码器

普通编码器

任何时刻只允许输入一个编码信号。

优先编码器

只对优先级最高的输入进行编码，\(I'_7\)优先级最高。图中所有的输入输出信号都是低电平有效。\(S'=0\)时编码器才正常工作，\(S'=1\)时输出均为高电平。\(Y'_S\)输出低电平表示电路工作但无编码输入，\(Y'_{EX}\)输出低电平表示电路工作且有编码输入。

下图是两个8线-3线优先编码器组合成16线-4线优先编码器：

2.1.2 译码器

普通的3线-8线译码器就略去了。下图是带使能的译码器，只有当\(S_1=1\)且\(S_2=S_3=0\)时才正常工作。

两个译码器可以组合成更高位的译码器如下图：

2.1.3 数据选择器

2.1.4 加法器

略（全加器、半加器、串行进位、超前进位、减法器）。

2.2 竞争-冒险

竞争：门电路的两个输入信号同时向相反的逻辑电平跳变的现象。

由于竞争而在电路的输出端可能产生尖峰脉冲的现象称为竞争-冒险。

检查方法：只要输出端的逻辑函数在一定条件下能化简成\(Y=A+A'\)或\(Y=AA'\)，则存在竞争-冒险现象。

消除方法：

接入滤波电容：简单但增加了延时。
引入选通脉冲：当内部电路稳定后再输出。对该脉冲的要求较高。
修改逻辑设计：卡诺图相切时。适用情况少。

三、存储电路

3.1 SR锁存器

SR锁存器（Set-Reset Latch），\(S\)表示置位端（Set），\(R\)表示复位端（Reset）。SR锁存器中的输入信号是直接加在输出门上的，能够直接改变输出端的状态（直接置位、复位）。

上图是用或非门组成的SR锁存器。看第一个图来理解：如果\(v_{11}\)和\(v_{12}\)都输入\(0\)，则两个或非门相当于两个反相器，环中的值保持稳定。现在将输入和输出拿到一边得到第二个图，我们来看\(R_D\)和\(S_D\)取值对输出的影响：

\(S_D=R_D=0\)：输出保持不变。
\(S_D=1,R_D=0\)：\(Q=1,Q'=0\)（1状态），且当\(S_D\)回到低电平时输出能够保持。
\(S_D=0,R_D=1\)：\(Q=0,Q'=1\)（0状态），且当\(R_D\)回到低电平时输出能够保持。
\(S_D=R_D=1\)：\(Q=Q'=0\)，但当\(S_D\)和\(R_D\)同时回到低电平时无法判断锁存器是回到1状态还是0状态，因此这种情况需要避免。

上图是用与非门组成的SR锁存器。对应输入为低电平时有效，同理也不应当出现\(S_D'=R_D'=0\)的情况。

3.2 触发器

触发信号称为时钟信号（\(CLK\)）。

3.2.1 电平触发的触发器

电平触发SR触发器

右图：\(C1\)表示\(CLK\)是一个编号为1的控制信号，\(1S,1R\)表示受\(C1\)控制的输入信号。

\(CLK=0\)时：输出状态保持不变。
\(CLK=1\)时：\(Q,Q'\)根据\(S,R\)的信号而改变状态。同理\(S,R\)也不能同时为\(1\)。

电平触发D触发器

\(CLK=0\)时保持；\(CLK=1\)时\(Q\)随\(D\)变化。

3.2.2 边沿触发的触发器

边沿触发D触发器

右图：“>”表示触发器为边沿触发方式。

\(CLK=0\)时：\(CLK_1=1\)，\(FF_1\)的输出\(Q_1\)随\(D\)变化；\(CLK_2=0\)，保持原来\(Q_2\)的输出。
上升沿：\(CLK_1=0\)，\(Q_1\)保持上升沿前瞬间\(D\)的状态；\(CLK_2=1\)，\(Q_2\)随\(Q_1\)保持，即输出\(Q\)也为上升沿前瞬间\(D\)的状态，此后保持不变。

3.2.3 脉冲触发的触发器

脉冲触发SR触发器

\(FF_1\)称为主触发器，\(FF_2\)称为从触发器。“⌝ ”表示脉冲触发。

\(CLK=1\)时从触发器保持状态。
下降沿：\(Q_2\)被置成与\(Q_1\)相同的状态，\(Q_1\)保持不变。依然有\(S,R\)不能同时为\(1\)的问题。

与边沿触发的区别：脉冲触发的触发器输出状态的确定必须考察全部\(CLK=1\)期间主触发器状态的变化（比如主触发器先\(S=0,R=1\)，再\(S=1,R=0\)，再\(S=R=0\)，则\(Q_1\)应当等于\(1\)，而不是看下降沿瞬间\(S,R\)的状态）。

脉冲触发JK触发器

\(J\)其实就是\(S\)，\(K\)其实就是\(R\)。与上面的不同是将\(Q,Q'\)又反馈到了输入端。仍然是下降沿触发。

\(J=1,K=0\)时：置\(1\)。
\(J=0,K=1\)时：置\(0\)。
\(J=K=0\)时：保持。
\(J=K=1\)时：如果\(Q=0\)，则\(K\)被封锁，\(J\)起作用，置\(1\)；如果\(Q=1\)，则\(J\)被封锁，\(K\)起作用，置\(0\)。综上，该情况会翻转为与初态相反的状态。

JK触发器在\(CLK=1\)期间主触发器只可能翻转一次，这是因为反馈线的封锁（比如\(Q=1\)，\(J\)被封锁，此时只能置\(0\)，置不回\(1\)了）。

3.2.4 按逻辑功能分类

触发器的功能和触发方式是两个独立的概念，上面所列的是特定触发方式的触发器，实际上SR触发器、D触发器、JK触发器等都有各种触发方式。本节不考虑触发方式，只考虑它们的功能。

SR触发器 \[ \begin{cases} Q*=S+R'Q\\ SR=0&(约束条件) \end{cases} \] D触发器 \[ Q*=D \] JK触发器 \[ Q*=JQ'+K'Q \] T触发器

\(T=1\)时，信号翻转一次；\(T=0\)时保持（可以看成JK触发器的\(JK\)端都接\(T\)）。常用于时钟分频、计数器。 \[ Q*=TQ'+T'Q \]

3.2.5 动态特性

上图的几个信号都是以时钟信号动作沿为参照的。

建立时间（Setup time，\(t_{su}\)）：输入信号先于时钟信号动作沿到达的时间。
保持时间（Hold time，\(t_h\)）：时钟信号动作沿到达后，输入信号仍需保持不变的时间。
传输延迟时间（Propagation delay time，\(t_{pd}\)）：从时钟信号动作沿到达开始，直到触发器输出的新状态稳定建立所需的时间。
无效延迟时间（Contamination delay time，\(t_{cd}\)）：从时钟信号动作沿到触发器输出开始发生变化的时间（还未稳定），即原来的值还能保持的时间。
最高时钟频率（Maximum clock frequency，\(f_{\max}\)）：触发器连续翻转时，时钟信号可以达到的最高频率。

3.3 存储器

3.3.1 ROM

ROM相当于一个组合逻辑。结构包括地址译码器、存储矩阵、输出缓冲。

地址译码器：结构固定，都是根据输入的地址信号选择出一条字线。
存储矩阵：用MOS管构成的存储矩阵如下。

字线：\(W_0\sim W_3\)。位线：\(D_0\sim D_3\)。

3.3.2 RAM

SRAM：结构包括行地址译码器、列地址译码器、存储矩阵、读写控制电路。存储矩阵中的一位存储单元如下。
- 中间的4个MOS管就是两个反相器（如左图），用来稳定存储。
- \(X_i\)是行选择信号，\(Y_j\)是列选择信号，\(CS'\)是片选信号，\(R/W'\)是读写控制信号，\(I/O\)是读出或写入的数据。
- 读写控制电路中\(A_1\)用来读，\(A_2,A_3\)用来写。
DRAM：一位存储单元如下。
- 写操作：字线给出高电平，\(T\)导通，位线上的数据存入\(C_s\)。
- 读操作：字线给出高电平，\(T\)导通，\(C_s\)向位线上的电容\(C_B\)提供电荷。